`timescale 1 ps / 1 ps
module tb_use_my_ip;
  reg CLK_2024304066=0;
  wire CLK_10_2024304066;
  wire CLK_20_2040304066;
  wire CLK_2_2024304066;
  use_my_ip u1(.CLK_2024304066(CLK_2024304066),
                .CLK_2_2024304066(CLK_2_2024304066),
                .CLK_10_2024304066(CLK_10_2024304066),
                .CLK_20_2040304066(CLK_20_2040304066)
                );
  always #1 CLK_2024304066 = ~CLK_2024304066;
endmodule
